ACM通信
研究突出了
三维集成电路TSV应力感知全芯片机械可靠性分析与优化
三星16 gbit NAND堆栈(8个2 gbit NAND)通过硅通孔。
信贷:三星
经硅通孔(TSV)的三维集成电路(3D IC)被认为比传统的2D IC在效率、功率、性能和外形方面都有更高的优势，但与传统的2D IC相比，3D IC涉及到破坏性的制造技术，TSV会产生严重的热机械应力，可能会严重影响电路的性能、漏电和可靠性。本文讨论了一种高效、准确的全芯片热-机应力和可靠性分析工具以及一种设计优化方法，以缓解3D集成电路的机械可靠性问题。首先，我们详细分析了tsv与各种相关结构(如着陆垫和介质衬垫)引起的热力应力。然后，我们探索和验证了应力张量的线性叠加原理，并通过详细有限元分析(FEA)模拟验证了该方法的准确性。然后，我们将这种线性叠加方法应用于全芯片应力模拟和可靠性度量von Mises屈服准则。最后，我们提出了一种设计优化方法来缓解3D集成电路的机械可靠性问题。
1.为什么是3D IC?
在过去的45年里，半导体行业的一个主要焦点是通过先进的光刻技术使集成电路小型化，目前该技术的节点约为22纳米。虽然ITRS仍然预测CMOS将进一步扩展，例如，到2020年将达到约7纳米节点，7这种扩展将达到基本物理极限，甚至在此之前，扩展经济将需要其他手段来实现“更多摩尔”和“超过摩尔”的集成。
由于3222纳米以外的功率、性能和财务瓶颈不断增加，业界开始寻找替代解决方案。这导致了薄层和堆叠3D ic的积极研究、开发和部署，最初采用线键合技术，后来采用倒装芯片，最近采用透硅通晶(TSV)技术。18
TSV是三维集成电路的关键使能技术图1．该TSV提供垂直信号、电源和堆叠模之间的热路径。使用使用tsv的3D集成技术，组件之间的平均和最大距离可以通过将它们放置在不同的模具上而大大缩短，这转化为延迟、功率和面积的显著节省。此外，它还实现了异构器件的集成，如高速逻辑的28纳米和模拟的130纳米，使整个系统更加紧凑和高效。
最近，64个并行处理器核心与堆栈内存12以及具有基于集群的近阈值计算架构的大规模3D CMP4已经在学术界得到了证明。此外，一种异构3D FPGA (Xilinx Virtex-7 FPGA)已经在批量生产中。22然而，这个新的设计元素，也就是TSV，会带来一些挑战。tsv应力引起的热-机可靠性问题是三维集成电路面临的最大挑战之一。
2.三维集成电路的热机械应力
由于TSV填充材料如铜(= 17 ppm/K)和硅基板(= 2.3 ppm/K)之间的显著热膨胀系数(CTE)不匹配，在3D IC制造过程和TSV结构的热循环过程中，热机械应力建立。由于铜(= Cu)退火温度远高于操作温度，冷却至室温后硅表面出现拉应力。这种热机械应力会影响芯片的性能和可靠性。
在半导体中，由应变引起的原子间间距的变化会影响带隙，使取决于材料和应变的电子更容易或更难进入传导带。这导致半导体电阻率的变化，这也可以转化为迁移率的变化。8在100 nm以下的节点中，应变硅技术已被广泛用于提高晶体管通道中的载流子迁移率。tsv诱导的应力影响该应变硅表面的载流子迁移率，并作为额外的变化源。事实上，TSV引起的拉应力对电子迁移率和空穴迁移率的影响方向相反。因此，如果设计者在芯片设计阶段不考虑这种迁移率的变化，预期的芯片性能就不能得到保证。以前的作品2，23讨论了tsv诱导的应力对单个器件性能和全芯片时序的影响。
与此同时，TSV结构的热力学可靠性一直是人们关注的焦点。如果TSV周围存在空洞等微小缺陷，则TSV诱导的应力可驱动介质衬垫与硅基板之间的界面开裂或介质衬垫与硅基板之间的内聚开裂，如图所示图2．15这些裂纹可能会损坏附近的晶体管，在tsv之间形成传导通路(=短路)，在最坏的情况下会导致整个芯片运行失败。前人研究了TSV应力作用下的裂纹扩展行为。9，14，19然而，以往的研究大多集中在孤立地模拟单个TSV的热-机应力和可靠性。这些模拟是使用有限元分析(FEA)方法进行的，这是计算成本高或不可行的全芯片规模的分析。
本文提出了一种全芯片TSV热机应力和可靠性分析流程，克服了有限元分析方法的局限性。此外，我们提供了一种设计优化方法，以减少基于TSV的3D集成电路的机械可靠性问题。为了获得真实的应力分布，我们首先建立了详细的、实际的TSV结构模型，并研究了它们对应力的影响，这在以前的许多工作中缺乏，主要是因为没有考虑设计背景。然后，通过有限元模拟验证了应力张量线性叠加原理，并应用该方法在全芯片尺度上生成了应力图和可靠性度量图。此外，我们提出了降低von Mises应力的设计方法。von Mises应力是一种机械可靠性度量，通过调整衬垫厚度和TSV放置等设计参数，在全芯片3D IC设计中识别机械不稳定点，如裂纹脆弱位置。
3.基线建模
3.1.现有工程的限制
二维径向应力解析模型，称为蹩脚的在Yang等人的研究中，采用应力解来解决TSV热力应力对器件性能的影响。23该二维平面解假设无限长TSV嵌入无限硅衬底中，并给出硅衬底区域的应力分布，可表示为16：
在哪里如果是硅衬底中的应力，E为杨氏模量(弹性材料的刚度量度)，是CTE的不匹配，T是差热负荷，r为到TSV中心的距离，和DTSV为TSV直径。
尽管这个封闭形式的公式很容易处理，但这个二维解只适用于只有TSV和衬底的结构，因此不适合现实的TSV结构有起落架和衬垫。此外，它也没有捕捉到器件所在的tsv周围晶圆表面附近应力场的3D性质。此外，晶圆表面附近的TSV/基板界面区域对于机械可靠性来说是一个非常有问题的区域。19在我们的研究中，晶圆表面是指衬底(Si)/介电层(SiO)正下方的硅表面2)接口。
尽管Ryu等人。19提出了半解析三维应力模型，该模型仅适用于高纵横比的TSV。而且，它们的TSV结构只包含TSV和硅衬底，由于边界条件的变化，我们无法将其模型应用于包含着陆垫和介电衬垫的TSV。此外，由于他们的模型只适用于单个TSV，不能直接用于评估全芯片的机械可靠性问题。
3.2.我们改进后的结构
由于目前还没有实际TSV结构的应力分析模型，因此建立了TSV结构的三维有限元模型来研究晶圆表面附近的应力分布。为了真实地检验TSV引起的热-机应力，我们的TSV基线模拟结构是基于合成和发表的数据，3.，14如图3．
我们构建两个TSV细胞，即TSV一个和TSVB在NCSU 45纳米技术中，它们分别占据了三排和四排标准电池。6我们定义距离TSV边缘1.205米和2.44米为隔离区(KOZ)，在该区域内不允许放置TSV细胞一个和TSVB细胞,分别。除非另有说明，我们的基线TSV直径、高度、Cu扩散阻挡层厚度、衬垫厚度和着陆垫尺寸分别为5 m、30 m、50 nm、125 nm和6 m，与der Plas等的数据接近。3.我们使用SiO2Ti作为基线衬垫，Cu作为扩散阻挡材料。用于我们实验的材料性能列于表1．我们使用商业有限元模拟工具ABAQUS进行实验，所有材料假设是线弹性和各向同性。同时，在所有的材料界面上都假定有完美的粘附。17
3.3.应力张量
在详细讨论应力建模结果之前，我们引入了应力张量的概念。物体某一点的应力可以用九分量应力张量来定义:
第一个索引在哪里我表示应力作用于垂直于我轴和第二个指标j表示应力作用的方向。如果指数我而且j我们叫它法向应力，或者叫切向应力。由于我们在对圆柱形TSV建模时采用圆柱坐标系，因此指标1、2和3表示r,,z,分别。
3.4.应力轮廓
图4法向应力分量的有限元模拟结果rr而且沿着从TSV中心到晶圆表面的任意径向线T= 250°C的热负荷。也就是说，我们假设TSV结构在275°C退火并冷却到25°C来模拟制造过程。11，16，19我们还假设整个TSV结构在退火温度下是无应力的。
在我们的三维有限元模拟中，我们考虑了TSV周围的结构，如介质衬垫和着陆垫，而二维模型只考虑TSV和衬底无限长z方向。由于这种结构上的差异，我们观察到在TSV边缘处二维解与三维应力结果的巨大差异。众所周知，大多数机械可靠性失效都发生在不同材料之间的界面处，因此该TSV边缘是可靠性的关键区域。因此，二维解不能正确预测tsv的机械失效机制。此外,SiO2作为压力缓冲层的衬垫减少了rr与没有起落架和衬垫的情况相比，TSV边缘处的应力减小了35 MPa。起落架还有助于降低TSV边缘的应力量级。
我们还采用了苯并环丁烯(BCB)，一种聚合物介质材料，作为替代TSV衬垫材料。16，19因为bbcb的杨氏模量(弹性材料刚度的度量指标)远低于Cu、Si和SiO2，该BCB衬垫能有效吸收CTE失配引起的应力。图5显示衬垫材料及其厚度的影响rr应力分量。随着衬板厚度的增加，TSV边缘的应力值显著减小，尤其是BCB衬板。
这些模拟结果表明，考虑衬垫和着陆垫等周围结构的应力分布建模对更准确地分析tsv周围的热力应力非常重要。我们通过改变TSV直径/高度、着陆垫尺寸和衬垫材料/厚度来构建应力库，以实现对不同TSV结构的全芯片热机械应力和可靠性分析。
4.全芯片可靠性分析
多tsv热机应力的有限元模拟需要大量的计算资源和时间，不适合全芯片分析。在本节中，我们提出了一个全芯片的热机械应力和可靠性分析流程。为了实现全芯片应力分析，我们首先探索了来自单个tsv的应力张量的线性叠加原理。基于线性叠加法，建立全片应力图，计算von Mises屈服度，预测基于tsv的三维集成电路的机械可靠性问题。
4.1.我们全芯片分析流程的概述
在本节中，我们简要描述我们的全芯片热机械应力和可靠性分析流程。我们首先对单个TSV进行详细的FEA模拟，并沿TSV中心的径向线提供应力张量作为模拟引擎的输入。我们还提供了tsv的位置，从3D IC布局和热图到模拟引擎。有了这些输入，我们从每个TSV中找到一个应力影响区。然后，我们将影响区域中的点与影响TSV关联起来。接下来，对于每个考虑的模拟点，我们从关联步骤中找到的TSV中查找应力张量，并使用坐标转换矩阵得到笛卡尔坐标系下的应力张量。我们访问影响这个模拟点的单个TSV，并将它们的应力贡献相加。一旦我们在某一点上完成了应力计算，我们就计算冯米塞斯应力值。该算法的复杂度为O（n),n为模拟点数。
4.2.机械可靠性度量
为了评估计算的应力是否表明可能的可靠性问题，必须为潜在的机械故障选择一个临界值。冯米塞斯屈服准则是公认的最广泛使用的机械可靠性指标之一。5，21，24如果冯米塞斯应力超过屈服强度，材料开始屈服。在达到屈服强度之前，材料会发生弹性变形，当外加应力消除后，材料会恢复到原来的形状。然而，如果冯米塞斯应力超过屈服点，部分变形将是永久的和不可逆的，即使施加的应力被去除。
铜的屈服强度在文献中有很大的变化，从225 MPa到600 MPa，据报道它取决于厚度、晶粒尺寸和温度。24实验中采用600mpa作为铜屈服强度。硅的屈服强度为7000兆帕，对于冯米塞斯屈服准则来说，这不是可靠性问题。
冯米塞斯应力是一个点上的标量值，可以用应力张量的分量来计算。通过评估TSV和介质衬垫之间的界面处的冯米塞斯应力(冯米塞斯应力最高的地方)，我们可以预测TSV的机械故障。
4.3.多tsv应力分析
由于TSV的圆柱形，我们观察到孤立的TSV的应力场是径向对称的，在圆柱坐标系中，从TSV中心沿任意径向线的一组应力张量得到TSV周围的应力分布。为了计算受多个tsv影响的点上的应力张量，需要将应力张量转换为笛卡尔坐标系。这是由于我们从一个以柱坐标系原点为中心的TSV中提取应力张量;因此，我们不能在具有不同中心位置的每个TSV的某一点上执行应力张量的矢量和。这就是为什么我们需要一个通用坐标系，在这种情况下，也就是笛卡尔坐标系。
然后，我们通过将影响该点的tsv的应力张量相加，计算出感兴趣点的应力张量。我们将TSV应力影响区设为距离直径为5m的TSV中心25 m处，因为超过这个距离后应力分量的大小可以忽略不计，有限元模拟验证了这一点。
设应力张量在直角坐标系和柱坐标系下为Sxyz和Srz,分别。
变换矩阵Q的形式为:
在那里,为X轴与TSV中心到模拟点的直线之间的夹角。柱坐标系中的应力张量可以通过转换矩阵转换为笛卡尔坐标系:年代xyz＝QSrz问T．
4.4.线性叠加法
在分析线性弹性结构时，一个有用的原理是叠加。该原理指出，如果弹性体中所有点的位移与产生位移的力成正比，则该弹性体是线性弹性的。同时作用在物体上的若干力的作用，即应力和位移的作用，是分别作用在物体上的力的作用之和。我们应用这一原理，通过将每个TSV引起的该点的单独应力张量相加，计算出该点的应力，如下所示:
式中，S为考虑点的总应力，年代我这一点的单独应力张量是由于我thTSV。
我们通过改变tsv的数量和它们的排列来验证应力张量在有限元模拟中的线性叠加。我们为所有测试用例设置最小TSV间距为10米。通过0.1 m间隔的有限元模拟，得到了单TSV结构中沿径向线的应力张量(应力张量表)。在线性叠加法中，模拟区域被划分为间距为0.05 m的均匀阵列式网格。如果考虑的网格点的应力张量不能直接从应力张量表中得到，我们使用线性插值的方法计算该点的应力张量。
表2展示了我们的一些比较。首先，我们观察到我们的线性叠加方法大大缩短了运行时间。注意，我们使用4个CPU来执行FEA模拟，而我们的线性叠加方法只使用了一个CPU。尽管我们的线性叠加方法在晶圆表面的二维平面上执行应力分析，而FEA模拟是在整个3D结构上执行的，如果需要，我们可以用类似的方法对其他平面执行应力分析。此外，我们的线性叠加方法中的运行时间与模拟点的数量呈线性依赖关系，而模拟点的数量与所考虑的tsv数量密切相关。因此，我们的线性叠加方法是高度可扩展的，因此适用于全芯片规模的应力模拟。
最重要的是，有限元模拟与线性叠加法之间的误差几乎可以忽略不计。结果表明，我们的线性叠加方法高估了TSV内部的应力大小。然而，尽管10 TSV情况下TSV内部的最大%误差高达13.6%，但有限元分析与我们方法之间的应力量级差异仅为5.0 MPa。此外，由于大多数力学问题发生在不同材料之间的界面，TSV内部的这个错误不会对我们的可靠性分析造成严重影响。图6给出了一个包含10 tsv的试验用例的von Mises应力图，清楚地表明我们的线性叠加方法与有限元模拟结果吻合良好。
5.全芯片仿真结果
我们在c++ /STL中实现了一个tsv感知的全芯片应力和可靠性分析流程。工业电路的四种变化，随TSV放置风格和TSV单元大小的变化，被用于我们的分析，列于表3．对于所有情况，tsv和gate的数量分别为1472和370K。这些电路是使用Synopsys Design Compiler和45纳米技术的物理库合成的，6使用Cadence SoC Encounter获得最终布局。所有电路都设计为两模堆叠的3D集成电路。
我们使用我们内部的3D放置器进行TSV和细胞放置，TSV和细胞放置算法的细节可以在Kim等人的文章中找到。13在常规TSV放置方案中，我们将TSV均匀地预先放置在每个模具上，然后放置细胞，而在不规则TSV放置方案中TSV和细胞同时放置。不规则的TSV放置比常规的情况显示更好的长度。13
5.1.整体影响研究
在本节中，我们讨论了TSV结构、TSV放置方式和KOZ尺寸对3D ic热机械可靠性的影响。基于不同TSV结构下的应力建模结果，我们对基准电路进行了全芯片应力和可靠性分析。
图7显示了基准电路中的最大冯米塞斯应力。我们首先观察到，与规则TSV放置的设计相比，不规则TSV放置的设计显示出更差的最大冯米塞斯应力。这主要是因为在TSV放置方案不规则的情况下，可以将TSV放置得很近，以最小化线路长度。图8显示了冯米塞斯应力图的部分一个和注册一个回路，我们看到大多数tsv在irg中一个电路超过铜屈服强度(600mpa)。
其次，随着KOZ尺寸的增大，在不规则TSV布置情况下，应力水平显著降低。通过增大KOZ尺寸，即增大我们设计流程中的TSV单元尺寸，TSV节距也相应增大。这反过来减少了附近tsv之间的应力干扰，从而降低了tsv的von Mises应力水平。然而，对于常规的TSV安置情况，由于TSV pitch的Reg一个(23.5米)和RegB(25米)是相似的，而且来自附近tsv的干扰在这个距离上是可以忽略的，最大冯米塞斯应力没有明显的区别。
第三，这些结果表明使用精确的TSV应力模型来评估3D ic的机械可靠性的重要性。冯米塞斯应力的显著差异取决于TSV周围结构的存在，如起落架或衬垫。如果我们使用一个简单的TSV应力模型而不考虑起落架或衬垫，就有可能高估可靠性问题。然而，这些测试案例中的大多数都违反了Cu TSV的von Mises屈服准则。第5.4节展示了TSV内衬如何帮助减少违规行为。
5.2.TSV螺距的影响
TSV节距是决定TSV间衬底区域应力大小的关键因素。在本节中，我们探讨TSV节距对冯米塞斯应力的影响。我们定期将tsv放置在1 × 1 mm上2芯片。我们使用1600、2500、4356和10000 tsv，它们的音高分别为25、20、15和10米。我们得到两个数据集;一种没有着陆垫、衬垫和屏障;另一个是6 × 6米2降落垫，125纳米厚的BCB衬垫，50纳米厚的Ti屏障。
我们首先观察到冯米塞斯应力值随着节距的增加而减小，并在15米节距左右开始饱和，如图所示图9．这是可以理解的，因为在相似的节距下，由单个TSV引起的应力大小可以忽略不计。此外，使用tsv与起落架和BCB衬垫的布局显示出类似的趋势，比没有这些结构的情况下更低的冯米塞斯应力量级。
5.3.TSV尺寸的影响
为了研究TSV尺寸的影响，我们使用了三种不同尺寸的TSV，在相同的纵横比为6的情况下;TSV小(H/D= 15/2.5米和KOZ 1.22米)，TSV介质(H/D= 30/5米，KOZ 1.202米)，TSV较大(H/D= 60/10米，KOZ 1.175米)，其中H/D为TSV高度/直径。注意，这些TSV单元分别占据两个、三个和五个标准单元行，选择这些标准单元行是为了最小化它们之间的KOZ大小差异。通过设置相似的KOZ大小，我们可以只关注TSV大小的影响。此外，我们设置着陆垫的宽度比相应的TSV直径大1 m，并使用125 nm厚的SiO2内衬和50纳米厚钛屏障的所有情况下公平比较。
表4显示了最大冯米塞斯应力。无论是不规则TSV还是常规TSV，较小的TSV直径均可显著提高放置方案的效益。这主要是因为法向应力分量的大小与(成正比衰减。D/ 2r）2,在那里r为到TSV中心的距离。
5.4.衬垫厚度的影响
在本节中，我们研究衬垫厚度对冯米塞斯应力的影响。我们使用两种TSV的设计一个细胞和TSVB单元格，并设置起降垫尺寸为6 × 6米28 × 8米2,分别。我们还在所有情况下使用50纳米厚的钛屏障。图10显示了衬垫厚度为125 nm、250 nm和500 nm时的最大von Mises应力结果。
我们观察到衬管厚度对von Mises应力值有很大的影响，因为较厚的衬管有效地吸收了TSV/衬管界面处的热机械应力。特别是，与SiO相比，BCB衬垫的最大冯米塞斯应力显著降低2中杨氏模量极低的衬里表1．例如，500 nm厚的BCB衬垫使erig的最大冯米塞斯应力降低了29%一个并满足von Mises屈服准则的所有电路与规则TSV放置。
表5表示违反von Mises准则的tsv数量。即使仍然有许多tsv不满足冯米塞斯的标准一个电路中，如果我们在放置tsv时仔细考虑这个可靠性指标，就有可能减少冯米塞斯应力。
5.5.TSV布局优化的影响
在本节中，我们将手动优化TSV位置，以展示TSV可靠性布局优化的潜在好处，同时最小化布局更改。我们用的是厄雷格一个采用500 nm厚的BCB衬垫进行实验。我们对BCB衬垫在最大von Mises应力和tsv - tsv间距上的相关研究表明，考虑到一定的安全裕度，10 m间距是减小von Mises应力的合理选择。我们重新定位密集放置的tsv到附近的空白，如果可以减少冯米塞斯应力所示图11．
表6显示了在更换TSV前后，高于480 MPa的von Mises应力在模具、长度和最长路径延迟上的分布。我们使用包括TSV寄生信息的Synopsys PrimeTime执行3D静态时序分析来分析时序。我们看到TSV替换后高von Mises应力区减小。通过对TSV位置的微小扰动，我们可以降低von Mises应力水平，并将违反TSV的数量从329个减少到261个，在仅增加0.23%的线长和0.81%的最长路径延迟(LPD决定了芯片的最大工作频率)的情况下，提高了21%。这个小的测试用例展示了布局优化的可能性，而不会大幅降低性能。
6.结束语
提出了一种基于应力张量线性叠加原理的精确、快速的热机应力和可靠性分析流程，克服了有限元分析工具计算资源和时间大的局限性。因此，该方法适用于基于tsv的三维集成电路的大规模机械可靠性分析。设计师可以利用我们的工具来评估3D IC设计中的机械可靠性问题，并探索占地面积、性能和可靠性之间的设计权衡。
我们已经开展了一些与基于tsv的3D IC的热机械可靠性问题相关的后续研究。9我们研究了机械应力与tsv界面裂纹扩展之间的关系。我们使用FEA模拟计算所谓的能量释放率(ERR)度量，以测量TSV中给定的初始裂纹进一步扩展的概率。我们的研究表明线性叠加不适用于全芯片设计的ERR计算。然后，我们采用响应面模型(RSM)方法，基于我们的基线有限元模拟，获得高精度的全芯片ERR图。荣格等人认为，10我们研究了芯片外元素的影响，如微凸点和封装凸点对三维堆栈中模具机械可靠性的影响。我们的基线FEA结构被扩展到包括这些芯片外元素。相关结果表明，包凸点对堆中所有模具产生了显著的背景压应力，进而导致应力曲线向下移动。我们开发了所谓的横向和垂直线性叠加(LVLS)方法来处理不同层的芯片外元件的应力贡献，并获得全芯片应力图。
另一项相关研究是调查这些压力因素(芯片内和芯片外元素)如何影响附近设备的移动性和3D ic的全芯片计时。23然后，该应力感知时序信息被用于指导全芯片的放置和优化。1表1展示了用于TSV和3D ic的各种材料的性能。然而，这些值中的每一个在TSV和单个TSV中的颗粒之间都可能不同，这取决于所使用的工艺技术。目前，我们正在研究这些材料特性变化对机械应力张量分布、器件移动性变化以及全芯片时序和可靠性的影响。最后，这些热机械应力问题与三维集成电路的电气可靠性密切相关。在Zhao等人的研究中，25我们研究了TSV应力对电力/地面TSV电迁移的影响，以及3D ic中配电网络(PDN)的长期可靠性。
3D集成电路中的这些热电机械可靠性问题需要基于综合多物理的方法来获得更有效的设计解决方案。此外，该行业需要设计师和制造商之间的强有力合作，以更好地解决TSV和3D IC中这些亟待解决的问题，并加速主流接受度。
致谢
这项工作得到了美国国家科学基金会的部分支持。CCF-1018216, CCF-1018750, IBM教师奖，英特尔公司。
参考文献
1.Athikulwongse, K.， Chakraborty, A.， Yang, J.S, Pan, D.Z, Lim, S.K.。应力驱动的三维集成电路的TSV保持区放置及其规律性研究。在IEEE计算机辅助设计国际会议论文集(2010)。
2.杨建生，杨建生，潘德泽，林世凯，等。机械应力对基于tsv的3D集成电路全芯片时序的影响。IEEE反式。第一版。-辅助设计集成。电路系统．(2013)。
3.德普拉斯，G.V.等。低成本3D TSV IC技术的设计问题和考虑。在国际固态电路会议文摘技术论文(2010)。
4.Fick, D.， Dreslinski, R.， Giridhar, B.， Kim, G.， Seo, S.， Fojtik, M.， Satpathy, S.， Lee, Y.， Kim, D.， Liu, N.， Wieckowski, M.， Chen, G.， Mudge, T.， Blaauw, D.， Sylvester, S. Centip3De:一种基于集群的NTC架构，在3D堆叠130 nm CMOS中使用64个ARM Cortex-M3核。固态电路(2013)。
5.微加工导论，John Wiley and Sons, 2004。
6.FreePDK45。http://www.eda.ncsu.edu/wiki/FreePDK．
7.半导体国际技术路线图(2012年更新)。http://www.itrs.net．
8.Jaeger, r.c.， Suhling, j.c.， Ramani, R.， Bradley, a.t.， Xu, J.(100)硅上的CMOS应力传感器。35 .固态电路(2000)。
9.郑敏敏，刘旭东，李晓明，潘大志，林世凯，张晓东，张晓东，张晓东，张晓东，张晓东。三维集成电路全芯片透硅-透硅界面裂纹分析与优化IEEE计算机辅助设计国际会议论文集(2011)。
10.Jung M.， Pan D.， Lim S.K.基于tsv的3D ic的热机械应力和可靠性的芯片/封装协同分析。在ACM设计自动化会议论文集(2012)。
11.卡马克，A.P，徐旭，莫罗兹。三维集成结构通过硅通孔(TSV)的性能和可靠性分析。在IEEE国际可靠性物理研讨会(2009)。
12.Kim, d.h.， Athikulwongse, K.， Healy, m.b.， Hossain, m.m.， Jung, M.， Khorosh, I.， Kumar, G.， Lee, y.j.， Lewis, d.l.， Lin, t.w.， Liu, C.， Panth, S.， Pathak, M.， Ren, M.， Shen, S.， Song, T.， Woo, d.h.， Zhao, X.， Kim, J.， Choi, H.， Loh, g.h.， Lee, h.h.s.， Lim, S.K. 3D- maps:带有堆叠内存的3D大规模并行处理器。在IEEE国际固态电路会议技术论文摘要(2012)。
13.Kim D.H.， Athikulwongse, K.， Lim S.K.。通硅-通硅对3D堆叠IC布局影响的研究。在IEEE计算机辅助设计国际会议论文集(2009)。
14.刘晓霞，陈启明，迪克西特，P, Chatterjee, R.， Tummala, R.R, Sitaraman, S.K.电镀铜透硅通孔(TSV)的失效机理及优化设计。在IEEE电子元件与技术会议(2009)。
15.刘晓明，陈庆明，孙达拉姆，吴晓明，陈庆明，陈庆明，陈庆明，陈庆明，陈庆明，陈庆明，陈庆明，陈庆明，陈庆明，陈庆明，陈庆明，陈庆明。独立晶圆透硅通孔热冲击失效分析。Microelectronics Reliab. 5(2013)。
16.张陆,K.H, X。,Ryu, S.K, Im, J。,黄R, Ho注:包含通过硅通过热机的三维集成电路的可靠性。在IEEE电子元件与技术会议(2009)。
17.Ong J.M.G, Tay, A.A.O, Zhang X, Kripesh, V.， Lim, yk, Yeo, D.， Chen kc, Tan, J.B, Hsia, L.C, Sohn D.K. 65 nm Cu/低k大模倒装芯片封装的热力学可靠性优化。IEEE反式。Compon。Packag。技术。32(2009)。
18.Pan D.Z, Lim S.K, Athikulwongse, K.， Jung, M.， Mitra, J.， Pak, J.， Pathak, M.， Seok Yang, J.基于tsv的3D ic的可制造性和可靠性设计。在亚洲及南太平洋设计自动化会议论文集,(2012)。
19.刘世凯，陆克辉，张旭，林俊华，何鹏生，黄锐。近表面热应力对三维互连中透硅通孔界面可靠性的影响。在IEEE器件与材料可靠性汇刊(2010)。
20.三星。带有TSV的16 Gb NAND晶圆级堆栈。http://www.samsung.com．
21.向勇，陈晓霞，陈建军，用鼓包试验技术测定电镀铜薄膜的力学性能。在材料研究学会研讨会论文集(2002)。
22.Xilinx。Virtex-7 FPGA。http://www.xilinx.com/products/silicondevices/3dic/index.htm．
23.杨俊生，Athikulwongse, K.， Lee Y.J, Lim S.K, Pan D.Z. TSV应力感知时序分析及其在三维集成电路布局优化中的应用。在ACM设计自动化会议论文集(2010)。
24.张俊，卢建强，吕建强，张建军，张建军，张建军，张建军，张建军，张建军，张建军，张建军，张建军，张建军，张建军，张建军，张建军，张建军，张建军。在IEEE反式。Semicond。Manuf．(2006)。
25.赵X, Scheuermann, M.， Lim S.K.三维集成电路中直流电流拥挤及其对功率完整性的影响分析。在ACM设计自动化会议论文集(2012)。
数据
图1。三星16Gb NAND堆栈(8个2Gb NAND)与TSV。20.
图2。由热机械应力引起的裂纹扩展。15(a)介质衬垫与硅衬底之间的界面裂纹;(b)硅基板内聚裂纹。
图3。基线TSV结构。(一)TSV一个(b) TSVB细胞占据四个标准细胞排(KOZ = 2.44 m)。
图4。TSV结构对法向应力分量的影响。(一)rr压力;(b)压力。
图6。有限元模拟与线性叠加法von Mises应力的试样应力比较。(a)有限元分析结果;我们(b);(c) FEA与我们在(a)中白线处的对比。
图7。TSV结构、TSV放置方式和KOZ尺寸对最大von Mises应力的影响。(a)用TSV进行设计一个细胞(KOZ = 1.205 m)和(b) TSV细胞B细胞(KOZ = 2.44 m)。
图8。布局和冯米塞斯应力图的特写镜头:(a)厄雷格一个(b)注册一个(c)冯米塞斯应力图一个(d) Reg的von Mises应力图一个．
表
表4。TSV尺寸对最大von Mises应力的影响。括号中的数字是与TSV大情况相比减少的百分比。
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